موسسه‌ی تحقیق و پژوهش نیمه هادی (SRC)، سازمان علوم ملی (NSF) و پژوهشگران دانشگاه‌های کانکتیکوت و دیوک، روش جدیدی را توسعه داده‌اند که این روش، به طور چشم‌گیری کیفیت نمایش مربوط به «خطاهای تأخیر کوچک» (SDD) را که معمولاً در نیمه هادی‌ها یافت می‌شود، ارتقا می‌بخشد.

به گزارش خبرگزاری الکترونیوز و به نقل از فیزورگ، این روش جدید با کاهش تعداد فرآیندهای آزمایش تراشه‌ی نیمه هادی، خطاهای SDD را به طور کارآمدتری شناسایی می‌کند و کیفیت و قابلیت اطمینان نیمه هادی‌های آینده را ارتقا می‌بخشد. از آنجا که فن‌آوری‌های نیمه هادی به سمت ابعاد کوچک و کوچک‌تر حرکت می‌کنند، پیچیدگی و تراکم طرح‌ها و کاربردی بودن آن‌ها نیز افزایش می‌یابد. خطاهای SDD که اغلب ناشی از خطاهای فیزیکی نیمه هادی است، به عنوان یکی از نگرانی‌های مهم در آزمایش‌های کیفیت- بالا به شمار می‌رود. علاوه بر خطاهای SDD موجود در نیمه هادی‌ها، می‌توان به سایر خطاها از قبیل: نویز موجود بر روی تراشه ناشی از تغییرات فرآیند، نویز منبع تغذیه و کراس تاک (سیگنال‌های ناخواسته) نیز اشاره کرد.

خطاهای SDD، در واقع نوعی خطای زمان‌سنجی هستند که شناسایی و اندازه‌گیری آن‌ها، با روش‌های [1]ATPG کنونی، موسوم به TDF (خطای تأخیر گذرا) دشوار است. روش‌های ATPG کنونی که تجاری هستند و البته حساس به زمان نیز می‌باشند، برای تشخیص و شناسایی خطاهای SDD، از زمان اجرای بسیار بالایی برخوردار‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌ند. این زمان اجرا، هم شامل زمان اجرای فرآیند مربوط به تشخیص SDD می‌باشد و هم شامل زمان اجرای واحد پردازنده‌ی مرکزی ( CPU). در روش‌های ATPG، فرض بر این است که خطاهای SDD، تنها به صورت خطاهای فیزیکی مدار رخ می‌دهند. در روش جدید که توسط پژوهشگران دانشگاه‌های کانکتیکوت و دیوک توسعه داده شده است، طول فرآیند تشحیص خطا کاهش می یابد و الگوهای آزمایش با کیفیت بالاتری را فراهم می‌کند.

محمد تهرانی‌پور، استاد مهندسی برق و کامپیوتر دانشگاه کانکتیکوت و کریشنندو چاکرابارتی، استاد مهندسی برق و کامپیوتر دانشگاه دیوک در این باره می گویند: «روش جدید، موفقیت بزرگی در آزمایش تراشه‌های نیمه هادی به شمار می‌رود. با ارزیابی الگوی منحصر به فرد هر آزمایش، این امکان در صنعت فراهم می‌شود که پیش از اعمال این الگوها به سیلیکون، تنها الگوهای دارای کیفیت بالا را برای انجام آزمایش‌های خود بر روی نیمه هادی‌ها انتخاب کنند. این امر باعث می‌شود کیفیت فرآیند آزمایش به طور قابل ملاحظه‌ای افزایش یابد و هزینه‌های مربوط به آزمایش SDD کاهش پیدا کند.»

پژوهشگران دانشگاه‌های کانکتیکوت و دیوک، با پشتیبانی شرکت‌های SRC و NSF، برای تشخیص بهینه‌ی خطای SDD و کاهش زمان اجرای CPU، از الگوی تشخیص N (N-detect pattern) بهره جستند و روش تازه‌ای را برای ارزیابی الگوی هر آزمایش، در میان مجموعه‌‌‌ی الگوهای N توسعه دادند. این روش جدید، همچنین قادر است تأخیرهای کوچکی را که به دلیل نویزهای منبع تغذیه و کراس‌تاک و تغییرات فرآیند القا می‌شوند، اندازه‌گیری کند. پژوهشگران در تلاشند روش جدیدشان را تا توسعه‌ی بیشتر به سمت انواع الگوهای مختلف تست، از قبیل Stuck-at و Bridging وسعت بخشند[2].

ویلیام جوینر، سرپرست بخش طراحی، به کمک رایانه (CAD)‌ و آزمایش شرکت SRC اظهار داشت: «با کوچک‌تر شدن هر چه بیشتر ابعاد نیمه‌هادی‌ها، ابزار اندازه‌گیری مورد استفاده در انتخاب الگوی SDD، این امکان را برای صنعت فراهم می‌کند که کیفیت آزمایش خود را با در نظر گرفتن زمان آزمایش و خواسته‌های ذهن فرد آزمایش کننده، افزایش دهند.»

در حال حاضر تمامی تلاش‌ها بر این است که این فن‌آوری به صورت تجاری عملی شود. هم‌اکنون روش آزمایش تراشه، توسط پژوهشگران شرکت AMD، تحت سرپرستی دکتر محموت ییلماز، مهندس ارشد طراحی این شرکت که در دانشگاه دیوک زیر نظر چاکرابارتی تحصیل کرده است، در حال ارزیابی بر روی سیلیکون می‌باشد.

برای آشنایی بیشتر در زمینه‌ی SDD به این آدرس در سایت Test & Measurement مراجعه شود.

زیر نویس

[1] Automatic test pattern generation: یکی از روش‌های تست نیمه‌هادی‌ها برای تشخیص خطا، بعد از تولید تراشه
[2] برای آشنایی با مدل‌های مختلف خطا در تست‌های نیمه‌هادی‌ها می‌توانید به این آدرس مراجعه کنید.

لینک دائمی | نسخه مناسب چاپ | ارسال لينك اين صفحه به دوستان |